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三次元実装/TSVおよび先端半導体パッケージの最新技術と研究開発動向【LIVE配信】

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セミナー概要
略称
実装・パッケージ【WEBセミナー】
セミナーNo.
開催日時
2021年04月22日(木) 13:00~17:00
主催
(株)R&D支援センター
問い合わせ
Tel:03-5857-4811 E-mail:info@rdsc.co.jp 問い合わせフォーム
価格
非会員:  49,500円 (本体価格:45,000円)
会員:  44,000円 (本体価格:40,000円)
学生:  49,500円 (本体価格:45,000円)
価格関連備考
会員(案内)登録していただいた場合、通常1名様申込で49,500円(税込)から
 ・1名で申込の場合、44,000円(税込)へ割引になります。
 ・2名同時申込で両名とも会員登録をしていただいた場合、計49,500円(2人目無料)です。
会員登録とは? ⇒ よくある質問
定員
30名 ※現在、お申込み可能です。満席になり次第、募集を終了させていただきます。
持参物
受講にはWindowsPCを推奨しております。
タブレットやスマートフォンでも受講可能ですが、機能が制限される場合があります。
備考
・本セミナーは「Zoom」を使ったWEB配信セミナーとなります。

【Zoomを使ったWEB配信セミナー受講の手順】
1)Zoomを使用されたことがない方は、こちらからミーティング用Zoomクライアントをダウンロードしてください。ダウンロードできない方はブラウザ版でも受講可能です。
2)セミナー前日までに必ず動作確認をお願いします。Zoom WEBセミナーのはじめかたについてはこちらをご覧ください。
3)開催日直前にWEBセミナーへの招待メールをお送りいたします。当日のセミナー開始10分前までに招待メールに記載されている視聴用URLよりWEB配信セミナーにご参加ください。

・セミナー資料は開催前日までにお送りいたします。無断転載、二次利用や講義の録音、録画などの行為を固く禁じます。
講座の内容
受講対象・レベル
 材料メーカー、半導体製造装置メーカー、次世代デバイスの設計・研究開発・生産製造に携わる方(初心者から中級者まで)。
習得できる知識
・先端半導体パッケージを俯瞰した基礎知識
・TSV技術の詳細
・3D-ICとFOWLPの比較、課題の理解、今後取り組むべき研究開発の方向性
趣旨
 本セミナーでは、新世代のAIチップなどでも期待される三次元積層型の立体集積回路(3D-IC)の特徴とその必要性や分類、作製方法について分かりやすく解説します。特に鍵となる要素技術、1) シリコン貫通配線(TSV: Through-Silicon Via)形成技術、2) チップ/ウエハ薄化技術、3) アセンブリや接合技術(微小はんだバンプ接合やCu-Cu直接接合)等を中心に、要求される材料や製品応用例、信頼性解析技術なども添えて詳解します。また、性能重視の3D-ICに対し、価格競争力があり、モバイル機器を中心に普及する先端半導体パッケージであるファンアウト型のウエハレベルパッケージング(FOWLP)の概要や課題、国内外の最近の取り組みについても詳説します。
プログラム

1 先端半導体パッケージの背景: 
  三次元積層型集積回路(3D-IC)とFan-Out Wafer-Level Packaging (FOWLP)の比較
2 3D-ICの概要と歴史
3 3D-ICの分類
 3.1 積層対象による分類(Wafer-on-Wafer vs. Chip-on-Wafer)
 3.2 積層形態による分類(Face-to-Face & Back-to-Face)
 3.3 TSV形成工程による分類
  3.3.1 Via-MiddleによるTSV形成工程
  3.3.2 Via-LastによるTSV形成工程
 3.4 接合方式による分類
4 TSV形成技術
 4.1 高異方性ドライエッチング(Bosch etch vs. Non-Bosch etch)
 4.2 信頼性評価1: スキャロップの影響
 4.3 TSVライナー絶縁膜堆積
 4.4 信頼性評価2: Keep Out Zoneの低減
 4.5 バリア/シード層形成
 4.6 信頼性評価3: C-t法によるCu汚染解析
 4.7 ボトムアップ電解めっき
 4.8 信頼性評価4: Cuポップアップの影響
 4.9 その他のTSV形成技術と信頼性評価
 4.10 TSVの微細化について
5 チップ/ウエハ薄化技術
 5.1 チップ/ウエハ薄化技術
 5.2 信頼性評価5: ゲッタリング層の効果
6 テンポラリー接着技術
 6.1 テンポラリー接着技術
 6.2 信頼性評価6: ウエハエッジ保護
7 アセンブリ・接合技術
 7.1 微小はんだバンプ接合技術とアンダーフィル
 7.2 SiO2-SiO2直接接合
 7.3 Cu-Cuハイブリッドボンディング
 7.4 無機異方導電性フィルム(iACF)を用いた接合技術
 7.5 液体の表面張力を用いた自己組織化チップ実装技術(セルフアセンブリ)
8 応用例1: 三次元イメージセンサ
9 応用例2: 三次元DRAM(HBM: High-Bandwidth Memory)
10 応用例3: 2.5Dシリコンインターポーザ
11 チップレットとChip-on-Wafer-on-Substrate (CoWoS)技術
12 FOWLPの概要と歴史
13 FOWLPの分類(Die-first, RDL-first, InFO)と特徴
14 FOWLPの課題
 14.1 ダイシフト(Die shift)
 14.2 チップ突き出し(Chip protrusion)
 14.3 ウエハ反り(Warpage)
15 FOWLP の研究開発動向
16 チップレットとFOWLP
17 おわりに
【質疑応答】

スケジュール
13:00~14:10 講義1
14:10~14:20 休憩
14:20~15:30 講義2
15:30~15:40 休憩
15:40~16:50 講義3
16:50~17:00 質疑応答
※進行によって、多少前後する可能性がございます。
※質問はチャットか音声で受け付けます。
キーワード
半導体,ウエハ,レベル,パッケージング,集積,実装,チップ,セミナー,研修,講習会
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