神奈川工科大学・工学部・非常勤講師 江澤 弘和 氏
【講師経歴】
（株）東芝で30年以上のSi半導体デバイスの微細化製造プロセス開発と並行して, Low-k CPI, Micro-Bumping, TSV, WLPの量産技術開発に従事.
2018年より神奈川工科大学･非常勤講師を兼務.
2019年に東芝メモリ㈱(現キオクシア)定年退職.
2020年より伴走コンサルティング事業を運営. 博士(工学)
【活 動】
日本金属学会、IEEEに所属。
非会員： 44,000円（税込）
会員： 39,600円（税込）
学生： 44,000円（税込）
1名につき 44,000円（税込）※ 資料付(PDFにて配布予定)
メール会員登録者は 39,600円（税込）
★【メール会員特典】2名以上同時申込かつ申込者全員がメール会員登録していただいた場合、1名あたりの参加費がメール会員価格の半額となります。
★ セミナーお申込み後のキャンセルは基本的にお受けしておりません。ご都合により出席できなくなった場合は代理の方がご出席ください。
※セミナー請求書は代表者のメールアドレスにPDFデータを添付しお送りいたします。
・本セミナーは、当日ビデオ会議ツール「Zoom」を使ったライブ配信セミナーとなります。
お申し込み前に、下記リンクから視聴環境をご確認ください。
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・当日はリアルタイムで講師へのご質問も可能です。
・タブレットやスマートフォンでも視聴できます。
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この場合、音声での質問はできませんが、チャット機能、Q&A機能はご利用いただけます。
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こちらをご参照ください。
先端半導体デバイスパッケージの高品位化によるシステムレベル性能向上だけでなく,先端,非先端デバイスのMix&Matchによる多様なシステムモジュールを市場へ効率的に供給するChiplet integrationのエコシステム構築への期待が高まっています.異種デバイスチップの集積化は設計,プロセス,材料,装置,テスト,信頼性評価に亘る境界領域相互の協同の先に拓かれる技術であり,国内関連産業の優位性に期待が集まっています.本セミナーでは,2.5Dから3D,3.5Dへ進展したデバイス集積化の開発経緯の整理,主要基幹プロセスの基礎の再訪,深化を続ける先進パッケージの動向に言及します.
1. 最近の先進半導体デバイスパッケージ
・ CoWoSとWafer Scale Integration
・ Chiplet integration
2. 中間領域技術の進展と「後工程」の高品位化
3. 三次元集積化プロセスの基礎
3-1. デバイス性能向上
･ TSV再訪 (HBM, BSPDN)
･ Wafer level Hybrid Bonding (CIS, NAND)
･ CoW Hybrid Bonding (異種チップ積層, SRAM増強)
3-2. システムレベル性能向上
･ Logic-on-memory積層 SoC再訪 (RDL, Micro-bumping, チップ積層導入の原点)
･ 2.5D integration on Si/Organic interposer
･ Si Bridge (レティクルサイズ制約からの解放)
･ RDL微細化と多層化 (SAP延命とDamascene導入の要否)
4. Fan-Out(FO)型パッケージプロセスの基礎
・ FOプロセスと材料の課題
・ FO三次元集積の民主化 (InFOのくびきからの解放）
・ メモリ, パワーデバイスへの浸透
5. 今後の開発動向と市場動向
・ PLPの高品位化の課題
・ Glassパッケージの課題
・ パッケージ市場の動向
・ AI利活用が牽引する市場
6. Q&A
