★半導体後工程でのチップレット集積技術の最新動向から試験・評価法まで短時間で学習できます！
※本セミナーはZoomを使ったLIVE配信セミナーです。会場での参加はできません。アーカイブ配信もございません。
第1部 チップレット集積技術の最新動向
1．チップレット集積技術の背景
1-1．半導体集積回路技術の歴史
1-2．半導体集積回路技術の課題と限界
1-3．チップレット集積技術のモチベーション
2．チップレット集積技術の歴史
2-1．3D集積技術の課題
2-2．チップレット集積プラットフォーム技術への要求
2-3．Siインターポーザ
2-4．RDLインターポーザ
2-5．Bridgeアーキテクチャ
3．チップレット集積プラットフォーム・コンソーシアム
3-1．体制と目標
3-2．Bridgeアーキテクチャ
3-3．HDRDL
3-4．3D集積
3-5．光集積
3-6．熱管理
4. 世界の開発動向
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第2部 チップレット実装のテストと評価技術
1.はじめに
1.1.講師Biography
1.2.富士通の大型計算機のテクノロジーとテスト技術
1.3.バウンダリスキャンの採用と普及活動
2.チップレットの概要
2.1.チップレットとは
2.2.なぜ、今チップレットなのか
2.3.ムーア則とスケーリング則
2.4.チップレットの効果
2.5.チップレットの適用事例
2.6.チップレット実装構造
2.7.チップレットの垂直・水平相互接続
2.8.インターポーザの動向
2.9.2D, 2.25D, 3Dへの進化
2.10.マイクロバンプからハイブリッドボンディングへ
3.チップレットテストの動向
3.1.チップレット集積のテストフロー
3.2.KGD(Known Good Die)の重要性
3.3.プリボンドテストとポストボンドテスト
3.4.ウェーハプローブテスト
3.5.ダイ単体テスト：真のKGD選別とIntelの戦略
3.6.インターポーザのテスト（接触方式と非接触方式）
3.7.TSMCのPGD(Pritty-Good-Die)テスト
3.8.積層ダイテストとファイナルテスト
3.9.システムレベルテストSLT
3.10.ATEとSLTのテストメカニズム
3.11.サイレントデータ破損（Silent Data Corruptions）
4.チップレット間のインターコネクションテスト
4.1.チップレットは小さな実装ボード
4.2.実装ボードの製造試験工程
4.3.実装ボードやチップレットの機能テストと構造テスト
4.4.バウンダリスキャンの基礎知識
4.5.IEEE 1149.1バウンダリスキャンテスト回路
4.6.バウンダリスキャンテストによるはんだ接続不良検出動作例
4.7.積層ダイテストでのバウンダリスキャンテスト(IEEE 1838)
4.8.チップ積層後のTSV接続障害復旧方式とUCIe規格
5. TSVの接続品質評価技術
5.1.TSVの高密度化の傾向と課題
5.2.TSV接合での欠陥と相互接続障害
5.3.TSV評価解析技術の例
5.4.従来評価技術（デイジーチェイン、ケルビン計測）の問題点
5.5.2端子法と4端子法による抵抗計測
5.6.TSV接続評価時のアウトライヤ検出の重要性
5.7.TSVの個別抵抗計測による効果
5.8.アナログバウンダリスキャンIEEE 1149.4による精密微少抵抗個別計測
5.9.従来のIEEE 1149.4標準抵抗計測法の問題点と解決案
5.10.真のTSV個別4端子計測法の実現
5.11.TSV計測回路の３D-ICへの実装例
5.12.小規模回路での方式検証実験
5.13.新評価方式の適用提案