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本セミナーでは、これまでの先進パッケージ開発の経緯を整理し、半導体デバイスチップの三次元集積化プロセス、Fan-Out型パッケージの基礎を再訪しながら、今後の開発動向と市場動向を展望します。

先進半導体パッケージの技術動向と三次元集積化プロセス開発の道程【WEBセミナー】
先進パッケージ開発の経緯を整理
３次元集積化プロセス、Fan-Out型パッケージの基礎を再訪
今後の開発動向と市場動向も解説

セミナー概要
略称
半導体パッケージ【WEBセミナー】
セミナーNo.
st250924
開催日時
2025年09月26日（金） 10:30～16:30
主催
サイエンス＆テクノロジー（株）
問い合わせ
Tel：03-5857-4811　E-mail：info@rdsc.co.jp　問い合わせフォーム
開催場所
【WEB限定セミナー】※会社やご自宅でご受講下さい。　
講師
神奈川工科大学 工学部 電気電子情報工学科・非常勤講師　江澤 弘和 氏

[プロフィール]
1985年（株）東芝入社。半導体プロセス開発部門で先端CMOSデバイスの微細化に対応したFEOL､BEOLのメタライゼーションプロセスの開発、量産技術確立、歩留り向上、半導体製品の品質事故対応に従事。並行して、2000年以降はロジックデバイスのLow-k CPI低減を皮切りに、Micro-Bump、RDL、TSV、WLPなどの中間領域技術による半導体製品の新たな価値創出を推進。2011年からメモリ事業部。2017年から東芝メモリ（株）(現､キオクシア)。2019年に定年退職。2020年に伴走コンサルティングを中心とする個人事業ezCoworksを開業｡
価格
非会員： 44,000円（税込）
会員： 42,020円（税込）
学生： 44,000円（税込）
価格関連備考
定　価　：1名につき 44,000円（税込）
会員価格：1名につき 42,020円　2名の場合 55,000円、3名の場合 82,500円（税込）

※上記会員価格は受講者全員の会員登録が必須となります。
※同一法人内(グループ会社でも可)による2名同時申込みのみ適用いたします。
※他の割引は併用できません。
※請求書は主催会社より代表者のメールアドレスにご連絡いたします。
備考
※資料付
※講義中の録音・撮影はご遠慮ください。
※開催日の概ね1週間前を目安に、最少催行人数に達していない場合、セミナーを中止することがございます。

【ライブ配信（Zoom使用）セミナー】
・本セミナーはビデオ会議ツール「Zoom」を使ったライブ配信セミナーとなります。
　PCやスマホ・タブレッドなどからご視聴・学習することができます。
・お申し込み後、接続確認用URL（https://zoom.us/test）にアクセスして接続できるか等ご確認下さい。
・後日、別途視聴用のURLをメールにてご連絡申し上げます。
・セミナー開催日時に、視聴サイトにログインしていただき、ご視聴ください。
講座の内容
受講対象・レベル
・最近の先進パッケージの動向に関心のある装置、材料メーカー関連企業の方
・半導体パッケージへ業態転換をお考えのLCDパネル、基板メーカー関連企業の方
・半導体パッケージに関心のある若手から中堅のプロセス技術者
習得できる知識
・半導体デバイスパッケージの役割の変化の推移
・配線階層の境界領域の開発視点
・三次元集積化の基幹プロセスの基礎と現状の課題
・今さら聞けない先進パッケージプロセス構築の留意点
趣旨
　14億人の人口を背景とする中国のAI産業市場の規模は2030年までに1兆元（約21兆円）に成長し(Record China)、AIチップ市場は今後数年で500億米ドル(約７兆円)に達することが見込まれています(Bloomberg)。HBM容量の増大によるシステムレベル性能向上の要求が続くメモリ支配のAI市場成長を維持するために、巨大資本が支える先進パッケージの開発と供給能力の増強が関心を集めています。また、先端、非先端デバイスのMix & MatchによるSoC開発の効率化に活路を見出すチップレットインテグレーションは民生機器から車載、メディカル、社会インフラ用途に至る多様な市場でイノベーション創出への寄与が期待されており、商流の早期確立が求められています。一方、最近の性急な市場の期待と開発進展の現実との乖離が目立つ技術分野も散見され、対処療法的な技術がパッケージ技術開発への信頼を損なうことを危惧する声が一部の識者から聞こえています。
　本セミナーでは、これらの現状認識に基づき、これまでの先進パッケージ開発の経緯を整理し、半導体デバイスチップの三次元集積化プロセス、Fan-Out型パッケージの基礎を再訪しながら、今後の開発動向と市場動向を展望します。
プログラム

１．半導体パッケージの役割の変化
　1.1 デバイスチップ性能向上とシステムレベル性能向上
　1.2 中間領域プロセス技術の進展による価値創出
　1.3 CoWoS, SoW-XとWafer Scale Integration
　1.4 チップレットインテグレーション市場の開拓
 
２．三次元集積化プロセスの基礎
　2.1 ロジックとメモリのチップ積層SoCデバイス (RDL, Micro-bumping, Mass reflow積層の導入)
　2.2 TSVプロセス (CISカメラモジュール, メモリチップ積層からBSPDNへ拡張)
　2.3 Hybrid-Bonding (Wafer level/Chip on Wafer bonding, Polymer bonding)
　2.4 Si/有機インタポーザー, Siブリッジ (インテグレーション規模の拡大)
　2.5 RDL微細化と多層化（SAPからダマシンプロセスの導入へ）
 
３．Fan-Out(FO)型パッケージの基礎
　3.1 市場浸透の現状
　3.2 FOプロセスの留意点
　3.3 モールド樹脂材料の選択
　3.4 3D FOインテグレーション（TMIプロセス選択肢の拡大)
 
４．Panel Level Process(PLP)高品位化
　4.1 モールド樹脂起因の基板反り問題
　4.2 マスクレス露光によるレティクルサイズ制約からの解放
　4.3 PLP装置開発
 
５．最近の話題と課題
　5.1 どうするGlassインタポ－ザ/基板, どうなるCo-Packaged Optics
　5.2 HBM支配構造は続くのか?
　5.3 今後の市場動向を見る視点
 
６．Q&A

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