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半導体製品の市場不良を限りなくゼロにするための「最後の砦」ともいえる出荷テスト！
これの核心技術であるDFT技術の最新動向を解説します！！

DFT技術の最新動向と2.5D/3D-IC対応の実践ポイント【LIVE配信】

※本セミナーはZOOMを使ったLIVE配信セミナーです。会場での参加はございません。
【アーカイブ配信：10/1～10/15（何度でも受講可能）】の視聴を希望される方は、こちらからお申し込み下さい。

セミナー概要
略称
DFT【WEBセミナー】
セミナーNo.
260977
開催日時
2026年09月30日（水） 13:00～17:00
主催
（株）R＆D支援センター
問い合わせ
Tel：03-5857-4811　E-mail：info@rdsc.co.jp　問い合わせフォーム
開催場所
【WEB限定セミナー】※会社やご自宅でご受講下さい。　
講師
サクセスインターナショナル（株）　技術顧問　工学博士　丸尾 和幸　氏
【経歴】
東北大学大学院工学研究科　博士後期課程修了
1991～2004 年　（株）アドバンテスト研究所に配属
主に画像処理・画像認識に関するソフトウェアアルゴリズムと、これらアルゴリズムのリアルタイム処理のためのCMOS集積回路技術（デジタル・アナログ）の研究開発に従事。
2004～2024 年　メンター・グラフィックス・ジャパン（株）
DFT(Design-for-test)ツールのFAEとして、DFTツール、Diagnosis（故障診断ツール）および歩留まり解析ツールなどのテクニカルセールスに従事。単に自社製品のサポートにとどまらず、半導体製造・出荷テスト・テスト結果からの歩留まり改善プロセスに関するコンサルティング的な業務も担当した。
2025年からは ソルベスト株式会社（アジア製EDAツールベンダー代理店）のシニアマネージャーとして技術マーケティングに従事している。
【専門】
CMOSデジタルLSI設計技術、EDA(Electronical Design Automation)　ツール活用技術、DFT、半導体テスト、不良解析、歩留まり解析に関する技術全般
価格
非会員：  49,500円 （本体価格：45,000円）
会員：  46,200円 （本体価格：42,000円）
価格関連備考
非会員の方は1名につき49,500円（税込み）です。
会員の方もしくは新規会員登録していただいた方の受講料は以下の通りです。
　★1名で申込の場合、46,200円（税込）に割引になります。
　★2名以上同時申込の場合、1名につき半額の24,750円（税込）に割引になります。
　　※参加者全員の会員登録が必要です。登録料や年会費などは一切かかりません。

会員登録とは？　⇒　よくある質問
定員
30名　※現在、お申込み可能です。満席になり次第、募集を終了させていただきます。
備考
資料付（PDFで配布いたします）

【Zoomを使ったWEB配信セミナー受講の手順】
１）Zoomを使用されたことがない方は、こちらからミーティング用Zoomクライアントを
　　ダウンロードしてください。ダウンロードできない方はブラウザ版でも受講可能です。
２）セミナー前日までに必ず動作確認をお願いします。Zoom WEBセミナーのはじめかたに
　　ついてはこちらをご覧ください。
３）開催日直前にWEBセミナーへの招待メールをお送りいたします。当日のセミナー開始
　　10分前までに招待メールに記載されている視聴用URLよりWEB配信セミナーにご参加
　　ください。

・セミナー資料は開催前日までにお送りいたします。
　無断転載、二次利用や講義の録音、録画などの行為を固く禁じます。
講座の内容
受講対象・レベル
・DFTエンジニア
・半導体テストエンジニア
・半導体製品QAエンジニア
・SoC, 2.5D, 3D-IC 論理設計フローにおいて論理合成以降（ミドルエンド～バックエンド）に関わるエンジニア
習得できる知識
本講座を受講することにより、受講者は半導体設計フロー（RTL〜論理合成〜配置配線〜サインオフ検証）におけるDFTの役割と位置づけを深く正確に理解・把握できるようになります。さらに、2.5D/3D-ICを含めた半導体製品に対するテスト実装の容易化とテストコストの最適化の実現方法を理解することができます。
趣旨
半導体製品において、テストエスケープ（不良品流出）ゼロを実現するためには、故障検出率を100%に近づけるDFT（Design for Testability）技術が不可欠です。基本技術（SCAN-ATPG、BIST、JTAGなど）は確立しているものの、チップの高集積化や2.5D/3D-IC化が進むにつれて、従来の技術ではテスト実装が困難になり、テストコストが膨大化するという新たな課題が生じています。
本講座は、この課題に対応するため、EDAツールによる自動化で設計エンジニアにとってブラックボックス化しているDFT技術をホワイトボックス化し、その上で2.5D/3D-IC化に対応するための最新DFT技術を解説します。
プログラム

１．DFT概要
　　1-1　出荷テスト（Manufacturing Test）の意義
　　1-2　DFTの重要性
２．ロジックDFT
　　2-1  SCAN-ATPG
　　2-2　LogicBIST
　　2-3  圧縮SCAN
３．メモリDFTとBoundary SCAN
　　2-1  MemoryBIST
　　2-2　JTAG(IEEE1149.1)
　　2-3  BoundarySCAN
４．DFTの2.5D/3D ICへの応用
　　4-1  階層DFT
　　4-2  チップレットDFT
　　4-3  2.5D / 3D IC対応DFT

キーワード
DFT,半導体,テスト,チップレット,TSV,オンライン,WEBセミナー
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