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再配線の微細化、FOWLP/PLPの三次元化はどうなるのか？を解説！

半導体デバイス3D集積化プロセスの基礎と半導体パッケージの開発動向【LIVE配信】
～3D Fan-out､Chiplet､Si bridgeを中心に～

※本セミナーはZOOMを使ったLIVE配信セミナーです。会場での参加はございません。

セミナー概要
略称
半導体パッケージ【WEBセミナー】
セミナーNo.
240744
開催日時
2024年07月18日（木） 13:00～17:00
主催
（株）R＆D支援センター
問い合わせ
Tel：03-5857-4811　E-mail：info@rdsc.co.jp　問い合わせフォーム
開催場所
【WEB限定セミナー】※会社やご自宅でご受講下さい。　
講師
神奈川工科大学　工学部　
電気電子情報工学科　非常勤講師　博士 (工学)　江澤 弘和　氏
【略歴】
1985年 京都大学 修士 (金属磁性) 修了
1985年 株式会社 東芝に入社。半導体材料技術部におけるSiウエーハの高品位化業務
1987年からLSIプロセス開発部門において、スパッタ、メタルCVD、微細めっき等の金属成膜技術を中心に、先端デバイスの微細化プロセス開発に従事。並行して、Bump形成、Low – k CPI低減、再配線形成、TSV等の中間領域の技術開発を推進。
2011年 株式会社 東芝 メモリ事業部 プロセス技術開発主幹。TSV、FOWLP等の中間領域プロセスによるフラッシュメモリ製品開発に従事。
2015年 早稲田大学 大学院 情報生産システム研究科　先進材料研究室　博士後期課程修了、博士 (工学) 取得
2017年 メモリ事業分社化に伴い東芝メモリ株式会社(現・キオクシア株式会社) に移籍。プロセス技術開発主幹
2018年4月より 神奈川工科大学 非常勤講師 (電気電子材料担当)
2019年9月 東芝メモリ株式会社 定年退職
価格
非会員：  49,500円 （本体価格：45,000円）
会員：  46,200円 （本体価格：42,000円）
学生：  49,500円 （本体価格：45,000円）
価格関連備考
会員（案内）登録していただいた場合、通常1名様申込で49,500円（税込）から
　★1名で申込の場合、46,200円（税込）へ割引になります。
　★2名同時申込で両名とも会員登録をしていただいた場合、計49,500円（2人目無料）です。
　★3名以上同時申込は1名につき27,500円（税込）です。
■ 会員登録とは？　⇒　よくある質問
定員
30名　※現在、お申込み可能です。満席になり次第、募集を終了させていただきます。
備考
資料付【郵送いたします】

【LIVE配信セミナーとは？】
・本セミナーは「Zoom」を使ったライブ配信セミナーとなります。
・「ミーティング用Zoomクライアント」をダウンロードするか、ZOOM を
　 ダウンロードせず、Web ブラウザから参加するかの2種類がございます。
　 ZOOM ＷＥＢセミナーのはじめかたをご覧ください。

・お申込み後、受理のご連絡メールをさせていただきます。
　一部メールが通常セミナー形式（受講券、請求書、会場の地図）になっておりますが
　LIVE配信のみのセミナーです。
・お申込み後、接続テスト用のURL（https://zoom.us/test）から
「ミーティングテストに参加」を押していただき動作確認をお願いします。
・後日、別途視聴用のURLをメールにてご連絡申し上げます。
・セミナー開催日時の10分前に、視聴サイトにログインしていただき、ご視聴ください。
・ご質問については、オープンにできるご質問をチャットにご記入ください。
　個別相談（他社に知られたくない）のご質問は後日メールにて講師と直接お願いします。
・タブレットやスマートフォンでも視聴できます。
・講義の録音、録画などの行為や、テキスト資料、講演データの権利者の許可なく
　複製、転用、販売などの二次利用することを固く禁じます。
講座の内容
趣旨
世界最大手のファンダリーでは2nmノードの開発が本格化し、CMOSデバイスのスケーリングは1nmノードとそれ以降に向けた課題解決を展望しています。今後のAI性能の向上や5Ｇ以降の次世代通信の普及に向けて、高速センサネットワーク、大容量高速データストレージ、高機能エッジコンピューテイングなどの情報基盤を支える半導体デバイスはパッケージの機能拡張開発と一体化することが不可欠です。既に、大手プロセッサメーカーは機能別に分割された小チップやメモリを集積することにより所望のデバイス機能を発現させる ”chiplet”構造のパッケ－ジを新たな製品創出の中心に据えており、最先端の微細化プロセスだけでは得られない付加価値を創出しています。
半導体パッケージの役割が大きく変化し始めた最近の状況を踏まえ、本セミナーでは、半導体デバイス集積化の基幹技術であるマイクロバンプ、再配線、Fan-Outプロセスの基礎を再訪し、3D Fan-out、再配線の微細化、PLP(Panel Level Process)の課題について論点を整理します。従来のパッケージ技術の延命路線から離脱し、新しい価値創出のために様々な取り組みを実践されている参加者の皆様其々のご活躍される分野で今後の進むべき方向を議論する切っ掛けとなれば幸いです。
プログラム

１．最近の半導体デバイスパッケージの動向
２．後工程の高品位化と中間領域プロセスの進展
　　2-1.半導体デバイス性能向上への寄与
　　2-2.システムレベル性能向上への寄与
　　2-3.GlassSubstrate(Interposer)とCo-PackegedOpticsの動向
３．三次元集積化プロセスの基礎
　　3-1.BSPDNへ拡張するTSV
　　3-2.CISからNANDメモリへ市場浸透するWaferLevelHybridBonding
　　3-3.Logic-on-Memorychip積層から出発する要素プロセスの復習
　　　　(RDL形成,Micro-bumping,Chip-on-Chip)
　　3-4.Siinterposerの導入から2.5DHBMintegration,RDLinterposerへ
　　3-5.Sibridgeの導入からChiplet集積へ
　　3-6.Chip-on-WaferHybridbondingによる3.5Dintegrationと課題
　　3-7.SAPからDamasceneへ進展する微細RDLの多層化
４．Fan-Out(FO)型パッケージの基礎
　　4-1.FOWLPの市場浸透の20年
　　4-2.プロセス選択肢の拡大
　　4-3.三次元FOintegrationのコストダウン
　　4-4.パッケージのFO化へ向かうパワーデバイス
　　4-4.PanelLevelProcess(PLP)の高品位化の課題
５．市場概況と今後の開発動向
６．Q&A

キーワード
半導体,半導体パッケージ,LSI,IoT,,WEBセミナー,オンライン
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