※本セミナーはZOOMを使ったLIVE配信セミナーです。会場での参加はございません。
7月7日先端メモリ・ロジックデバイスのためのCu及びPost-Cu多層配線技術の基礎から最新動向
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５．2.5D/3Dデバイス集積化技術の基礎～最新動向
5.1 微細化の物理限界と2.5D/3Dデバイス集積化によるMooreの法則の継続・発展
5.2 Si貫通孔(TSV)によるデバイス集積化のメリット
5.3 TSVを用いた3次元チップ積層の実例1(DRAM/HBM)
5.4 TSVを用いた3次元チップ積層の実例2(NAND/SSD)
5.5 TSVを用いた3次元チップ積層構造における発熱問題とアンダーフィル材の
熱抵抗低減技術
5.6 大容量HBMにおける積層化プロセスロードマップ
(チップ積層:CoC→ウエハ積層:WoW?, WoW&CoW?, CoW?)
5.7 3D-NANDにおけるウエハレベル貼合方式(Xtacking, CBA)の概要
5.8 ウエハレベル貼合技術の種類と比較、有力候補(PAB)
5.9 ウエハレベル貼合技術の課題と対策(貼合の低温化，貼合前平坦化，ベベル制御)
5.10 各種チップレット技術(CoWoS，InFO，EMIB，Foverosなど)の概要と特徴
5.11 TSMC、Intel、Samsungのチップレット技術の詳細とデバイス適用事例
5.12 各社のチップレット技術の整理と業界団体「UCIe」の設立
5.13 国内のコンソーシアム設立の動き(「PSB」, 「BB Cube 3D」, 「ASRA」, 「SATAS」)
5.14ウエハレベルパッケージ(FO-WLP)技術の特長と変遷，代表的なプロセス
5.15 FO-WLPとPLPの使い分け，FO-PLPの要求仕様
5.16 FO-PLPにおける微細再配線(RDL)の低コスト形成プロセスの候補
5.17 5G以降の高周波対応低伝送損失絶縁材料の候補
5.18 パッケージ基板の最新開発動向(樹脂・シリコン基板/TSV⇒ガラス基板/TGV(TDV))
5.19 CoC, CoW, WoWの主要アプリとPros/Cons, 先進パッケージ技術の
ロードマップと市場動向
６．ウエハ裏面への電源供給配線網(BS-PDN, PowerVia, SPR)の形成技術の最新動向
6.1ウエハ裏面への電源供給配線網(BS-PDN)形成の経緯・背景と特徴、課題
6.2 埋め込み電源線(BPR)と裏面の電源供給配線網(BS-PDN)の接続形態と構造
6.3 BS-PDNを形成するための貼合プロセス例と接続断面構造
6.4 BS-PDNにおける回路ブロック面積及びIRドロップの低減効果
6.5 IntelによるPoweViaの概要と特徴, テストチップの評価結果、
20A世代からの採用計画
6.6 TSMCもA16世代からSPRを採用へ、Samsungも2nm世代(SF2Z)からBSPDNを採用へ
７．総括