先端半導体プロセスで求められるレジスト材料・技術【WEBセミナー】

～EUV・光電融合から先端パッケージ/RDL、新エッチング技術対応まで～

1．ロードマップ
　1.1 半導体のトレンド
　1.2 デバイスのロードマップ
　1.3 リソグラフィのロードマップ
　　1.3.1 リソグラフィへの要求特性
　　1.3.2 微細化に対応するリソグラフィ技術の選択肢
　1.4 パッケージのロードマップ
　1.5 最先端デバイスの動向

2．半導体プロセスの基礎

3．リソグラフィの基礎

4．レジストの基礎と最新技術、剥離技術
　4.1 溶解阻害型レジスト
　　4.1.1 g線レジスト
　　4.1.2 i線レジスト
　4.2 化学増幅型レジスト
　　4.2.1 KrFレジスト
　　4.2.2 ArFレジスト
　　4.2.3 化学増幅型レジストの安定化技術
　4.3 ArF液浸レジスト/トップコート
　　4.3.1 ArF液浸リソグラフィの特徴
　　4.3.2 ArF液浸レジスト/トップコートの要求特性
　　4.3.3 ArF液浸レジスト/トップコートの設計指針
　4.4 EUVレジスト
　　4.4.1 EUVレジストの特徴
　　4.4.2 EUVレジストの要求特性
　　4.4.3 EUVレジストの設計指針
　　　4.4.3.1 EUVレジスト用ポリマー
　　　4.4.3.2 EUVレジスト用酸発生剤
　　4.4.4 EUVレジストの課題と対策
　　　4.4.4.1 感度/解像度/ラフネスのトレードオフ
　　　4.4.4.2 ランダム欠陥（Stochastic Effects）
　　4.4.5 EUVレジストの動向
　　　4.4.5.1 ネガレジストプロセス
　　　4.4.5.2 ポリマーバウンド酸発生剤を用いる化学増幅型レジスト
　　4.4.6 EUVメタルレジスト
　　　4.4.6.1 EUVメタルレジストの特徴
　　　4.4.6.2 EUVメタルレジストの性能
　　　4.4.6.3 EUVメタルドライレジストプロセス
　 4.5 新エッチング技術対応レジスト
　　　4.5.1 クライオエッチング用レジスト
　 4.6 レジストの剥離技術
　　　4.6.1 剥離液の種類と特性
　　　4.6.2 剥離液の用途

5．リソグラフィの最新技術
　5.1 ダブルパターニング、マルチパターニング
　　5.1.1 リソーエッチ（LE）プロセス
　　5.1.2 セルフアラインド（SA）プロセス
　5.2 EUVリソグラフィ
　　5.2.1 EUVリソグラフィの特徴
　　　5.2.1.1 露光装置
　　　5.2.1.2 光源
　　　5.2.1.3 マスク
　　　5.2.1.4 プロセス
　5.3 自己組織化（DSA）リソグラフィ
　　5.3.1 グラフォエピタキシー
　　5.3.2 ケミカルエピタキシー
　5.4 ナノインプリントリソグラフィ
　　5.4.1 加圧方式
　　5.4.2 光硬化方式
　　5.4.3 露光装置
　　5.4.4 光電融合への適用

6．先端パッケージ技術の基礎と課題、今後の展望
　6.1 Flip-Chip BGA（FC-BGA）
　6.2 Fan-Out Wafer-Level Package (FOWLP)
　　6.2.1 Integrated Fan-Out（InFO）
　6.3 2.5D パッケージング
　　6.3.1 シリコンインターポーザー型（CoWoS-S、I-CubeS）
　　6.3.2 有機インターポーザー型（CoWoS-R、R-Cube）
　　6.3.3 シリコンブリッジ型（CoWoS-L、EMIB、I-CubeE）
　6.4 3DIC

7．パッケージ技術で用いられるレジストの特性・用途
　7.1 厚膜レジスト
　　7.1.1 厚膜レジストの用途
　　7.1.2 厚膜レジストの性能と課題
　　7.1.3 厚膜レジストの材料
　7.2 ドライフィルムレジスト
　7.3 ソルダーレジスト

8．再配線層/RDL形成プロセスの現状と要求・課題、今後の展望
　8.1 ロードマップ
　8.2 SAP方式
　8.3 ダマシンCMP方式
　　8.3.1 ダマシンCMP用パターン形成方法

9．レジストの技術展望、市場動向

□質疑応答□