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先進パッケージにおける半導体デバイスの三次元集積化の基礎と今後の開発動向【LIVE配信】
～ Chiplet, 3D Fan-Out, Si/Organic interposer, Si bridge, Glass packaging, CPO ～

※本セミナーはZOOMを使ったLIVE配信セミナーです。会場での参加はございません。

セミナー概要
略称
先進パッケージ【WEBセミナー】
セミナーNo.
251103
開催日時
2025年11月13日（木） 13:00～17:00
主催
（株）R＆D支援センター
問い合わせ
Tel：03-5857-4811　E-mail：info@rdsc.co.jp　問い合わせフォーム
開催場所
【WEB限定セミナー】※会社やご自宅でご受講下さい。　
講師
神奈川工科大学　工学部　
電気電子情報工学科　非常勤講師　博士 (工学)　江澤 弘和　氏
【略歴】
1985年 京都大学 修士 (金属磁性) 修了
1985年 株式会社 東芝に入社。半導体材料技術部におけるSiウエーハの高品位化業務
1987年からLSIプロセス開発部門において、スパッタ、メタルCVD、微細めっき等の金属成膜技術を中心に、先端デバイスの微細化プロセス開発に従事。並行して、Bump形成、Low – k CPI低減、再配線形成、TSV等の中間領域の技術開発を推進。
2011年 株式会社 東芝 メモリ事業部 プロセス技術開発主幹。TSV、FOWLP等の中間領域プロセスによるフラッシュメモリ製品開発に従事。
2015年 早稲田大学 大学院 情報生産システム研究科　先進材料研究室　博士後期課程修了、博士 (工学) 取得
2017年 メモリ事業分社化に伴い東芝メモリ株式会社(現・キオクシア株式会社) に移籍。プロセス技術開発主幹
2018年4月より 神奈川工科大学 非常勤講師 (電気電子材料担当)
2019年9月 東芝メモリ株式会社 定年退職
価格
非会員：  49,500円 （本体価格：45,000円）
会員：  46,200円 （本体価格：42,000円）
学生：  49,500円 （本体価格：45,000円）
価格関連備考
会員（案内）登録していただいた場合、通常1名様申込で49,500円（税込）から
　★1名で申込の場合、46,200円（税込）へ割引になります。
　★2名同時申込で両名とも会員登録をしていただいた場合、計49,500円（2人目無料）です。
　★3名以上同時申込は1名につき27,500円（税込）です。
■ 会員登録とは？　⇒　よくある質問
定員
30名　※現在、お申込み可能です。満席になり次第、募集を終了させていただきます。
備考
資料付き【郵送いたします】
【Zoomを使ったWEB配信セミナー受講の手順】
１）Zoomを使用されたことがない方は、こちらからミーティング用Zoomクライアントを
　　ダウンロードしてください。ダウンロードできない方はブラウザ版でも受講可能です。
２）セミナー前日までに必ず動作確認をお願いします。Zoom WEBセミナーのはじめかたに
　　ついてはこちらをご覧ください。
３）開催日直前にWEBセミナーへの招待メールをお送りいたします。当日のセミナー開始
　　10分前までに招待メールに記載されている視聴用URLよりWEB配信セミナーにご参加
　　ください。

・セミナー資料は開催前日までにお送りいたします。
　無断転載、二次利用や講義の録音、録画などの行為を固く禁じます。
※講義中に講師よりご質問をしますので、マイクが使える事をご確認ください。
講座の内容
趣旨
　HBM支配の続く先端AI/HPCデバイスのシステムレベル性能向上は先進パッケージの高品位化開発に支えられています。一方、UCIe標準規格に準拠する先端ノード、非先端ノードのSiデバイスのMix & Matchによる多様な産業用途向けのSoC製品を効率的に創出するために、Chiplet integrationのエコシステムの早期確立が期待されています。半導体パッケージの役割が急峻に変質する状況において、一部のバズワードの流布に煽られることなく地道な開発を継続するために、本セミナーでは三次元集積化へ進展した半導体パッケージ開発経緯の整理、TSV積層、Hybrid bonding積層、3D Fan-Out packagingを構成する基幹プロセスの基礎の再訪を中心に、PLP、Glass packaging、Co-Packaged Opticsへ深化を続ける先進パッケージの動向に言及します。
プログラム

１．最近の先進半導体デバイスパッケージ　
　　1-1　Siデバイス性能の向上
　　1-2　システムレベル性能の向上
２．後工程の高品位化と中間領域技術の進展
３．三次元集積化プロセスの基礎
　　3-1　TSV再訪 (HBMからBSPDNへ)
　　3-2　Wafer level Hybrid Bonding (CIS, NAND)
　　3-3　CoW Hybrid Bonding (異種チップ積層)
　　3-4　Logic-on-memory積層SoC再訪
　　　　（広帯域メモリ, 再配線, マイクロバンプ, マスリフロー積層導入の原点）
　　3-5　Siインターポーザーの導入から有機インターポーザーへ
　　3-6　Siブリッジの導入から Chiplet集積へ
　　　　（マスクレス露光によるレテイクルサイズ制約からの解放）
　　3-7　再配線の微細化と多層化（SAP延命とダマシンプロセスの導入)
４．Fan-Out(FO)型パッケージプロセスの基礎
　　4-1　FOWLPの市場浸透（パワーデバイスのFO化）
　　4-2　FOプロセス, 封止材料の選択肢拡大
　　4-3　三次元集積プロセスの選択肢拡大（メモリパッケージのFO化）
　　4-4　PLP高品位化の課題
５．GlassパッケージとCo-Packaged Optics(CPO)の開発動向
　　5-1　Glass基板導入の動機
　　5-2　レーザーによるTGV形成の課題
　　5-3　Cu埋め込み, 再配線形成の課題
　　　　（ガラス基板表面と配線層の密着性向上）
　　5-4　信頼性の課題
　　5-5　CPO導入の動機
　　5-6　ファイバー接続の課題
　　5-7　GlassパッケージとCPOの親和性
６．市場動向と今後の開発動向

キーワード
半導体,半導体パッケージ,LSI,IoT,,WEBセミナー,オンライン
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